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STAGE BAC+5 : Développement d’un environnement de vérification générique (multi-protocols) en System Verilog (UVM) STMicroelectronics Grenoble (38), Auvergne-Rhone-Alpes, France
 

Expérience

:

< 1 année

Salaire

:

selon profil

Type d’offre :

:

Stage

 

catégorie

:

Industrie

Fin le :

:

30-11-2019
Création le

:

19-03-2019

Description de poste

Le sujet portera sur le développement d'un environnement de vérification générique (multi-protocols) en System Verilog (UVM).


 


Cet environnement de vérification sera utilisé pour vérifier différent IPs intégrés dans nos futurs System On Chip (SOC).


 


Vous aurez en charge :


- L'implémentation de l'environnement en SystemVerilog


- Le développement de modèles en SystemVerilog (générateurs de séquences, moniteurs...)


 


Vous serez intégré(e) au sein d'une équipe Architecture et Design dédiée à la conception de SOC complexes dans les domaines Spatial et RF.


 


Vous travaillerez en étroite collaboration avec des membres de cette équipe.


Dans un premier temps, vous serez aidé(e) pour la mise en place de cet environnement de vérification et pour vérifier son bon fonctionnement. Puis, il faudra développer des fonctions supplémentaires après discussions avec vos collaborateurs.


 


Travail en équipe et autonomie seront donc indispensable à la bonne réussite du projet.


 


Le stage se déroulera sur le site de STMicroelectronics à Grenoble.


Diplômé(e) d'un BAC+5 (INGENIEUR, DESS, DEA...), vous avez des compétences nécessaires :


-SystemVerilog, SystemC, Verilog, VHDL, Microélectronique numérique


–Logiciel de simulation (NCSIM, MODELSIM) – script (PERL ou PYTHON)


Vous appréciez le travail en équipe, vous êtes autonome dans votre travail et vous êtes force de proposition.


 

Compétences clés

spatial
architecture